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MISSING_DESCRIPTION * [25:16][RW] - Size of packet header for odd numbered ports * [15:10][RO] - MISSING_DESCRIPTION * [ 9: 0][RW] - Size of packet header for even numbered ports * */ #define PP_TX_MGR_PKT_OVERHEAD_REG ((TX_MGR_BASE_ADDR) + 0x1200) #define PP_TX_MGR_PKT_OVERHEAD_RSV1_OFF (26) #define PP_TX_MGR_PKT_OVERHEAD_RSV1_LEN (6) #define PP_TX_MGR_PKT_OVERHEAD_RSV1_MSK (0xFC000000) #define PP_TX_MGR_PKT_OVERHEAD_RSV1_RST (0x0) #define PP_TX_MGR_PKT_OVERHEAD_TXMNGR_PKT_OVERHEAD1_OFF (16) #define PP_TX_MGR_PKT_OVERHEAD_TXMNGR_PKT_OVERHEAD1_LEN (10) #define PP_TX_MGR_PKT_OVERHEAD_TXMNGR_PKT_OVERHEAD1_MSK (0x03FF0000) #define PP_TX_MGR_PKT_OVERHEAD_TXMNGR_PKT_OVERHEAD1_RST (0x0) #define PP_TX_MGR_PKT_OVERHEAD_RSV0_OFF (10) #define PP_TX_MGR_PKT_OVERHEAD_RSV0_LEN (6) #define PP_TX_MGR_PKT_OVERHEAD_RSV0_MSK (0x0000FC00) #define PP_TX_MGR_PKT_OVERHEAD_RSV0_RST (0x0) #define PP_TX_MGR_PKT_OVERHEAD_TXMNGR_PKT_OVERHEAD0_OFF (0) #define PP_TX_MGR_PKT_OVERHEAD_TXMNGR_PKT_OVERHEAD0_LEN (10) #define PP_TX_MGR_PKT_OVERHEAD_TXMNGR_PKT_OVERHEAD0_MSK (0x000003FF) #define PP_TX_MGR_PKT_OVERHEAD_TXMNGR_PKT_OVERHEAD0_RST (0x0) /** * REG_IDX_ACCESS : PP_TX_MGR_PKT_OVERHEAD_REG_IDX * NUM OF REGISTERS : 128 */ #define PP_TX_MGR_PKT_OVERHEAD_REG_IDX(idx) \ (PP_TX_MGR_PKT_OVERHEAD_REG + ((idx) << 2)) /** * SW_REG_NAME : PP_TX_MGR_DBG_BYTE_CTR_CTRL_REG * HW_REG_NAME : dbg_byte_ctr_ctrl_reg * DESCRIPTION : Byte Counter according to queue, port and machine * Control * * Register Fields : * [31:28][RO] - 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The amount of packet * credits the port currently has * */ #define PP_TX_MGR_DBG_TXPORT_ACT_PKT_CRDT_REG ((TX_MGR_BASE_ADDR) + 0x950) #define PP_TX_MGR_DBG_TXPORT_ACT_PKT_CRDT_DBG_TXPORT_PKT_CRDT_OFF (0) #define PP_TX_MGR_DBG_TXPORT_ACT_PKT_CRDT_DBG_TXPORT_PKT_CRDT_LEN (32) #define PP_TX_MGR_DBG_TXPORT_ACT_PKT_CRDT_DBG_TXPORT_PKT_CRDT_MSK (0xFFFFFFFF) #define PP_TX_MGR_DBG_TXPORT_ACT_PKT_CRDT_DBG_TXPORT_PKT_CRDT_RST (0x0) /** * REG_IDX_ACCESS : PP_TX_MGR_DBG_TXPORT_ACT_PKT_CRDT_REG_IDX * NUM OF REGISTERS : 256 */ #define PP_TX_MGR_DBG_TXPORT_ACT_PKT_CRDT_REG_IDX(idx) \ (PP_TX_MGR_DBG_TXPORT_ACT_PKT_CRDT_REG + ((idx) << 3)) /** * SW_REG_NAME : PP_TX_MGR_DBG_TXPORT_ACT_BYTE_CRDT_REG * HW_REG_NAME : dbg_txport_act_byte_crdt_reg * DESCRIPTION : Debug TXport Actual Byte credit * * Register Fields : * [31: 0][RO] - Actual byte credit of port. The amount of byte * credits the port currently has * */ #define PP_TX_MGR_DBG_TXPORT_ACT_BYTE_CRDT_REG ((TX_MGR_BASE_ADDR) + 0x954) #define PP_TX_MGR_DBG_TXPORT_ACT_BYTE_CRDT_DBG_TXPORT_BYTE_CRDT_OFF (0) #define PP_TX_MGR_DBG_TXPORT_ACT_BYTE_CRDT_DBG_TXPORT_BYTE_CRDT_LEN (32) #define PP_TX_MGR_DBG_TXPORT_ACT_BYTE_CRDT_DBG_TXPORT_BYTE_CRDT_MSK (0xFFFFFFFF) #define PP_TX_MGR_DBG_TXPORT_ACT_BYTE_CRDT_DBG_TXPORT_BYTE_CRDT_RST (0x0) /** * REG_IDX_ACCESS : PP_TX_MGR_DBG_TXPORT_ACT_BYTE_CRDT_REG_IDX * NUM OF REGISTERS : 256 */ #define PP_TX_MGR_DBG_TXPORT_ACT_BYTE_CRDT_REG_IDX(idx) \ (PP_TX_MGR_DBG_TXPORT_ACT_BYTE_CRDT_REG + ((idx) << 3)) /** * SW_REG_NAME : PP_TX_MGR_DBG_TXPORT_BCKPRSH_REG * HW_REG_NAME : dbg_txport_bckprsh_reg * DESCRIPTION : Tx Port Number of cycles in Back Pressure High * * Register Fields : * [31: 0][RO] - MISSING_DESCRIPTION * */ #define PP_TX_MGR_DBG_TXPORT_BCKPRSH_REG ((TX_MGR_BASE_ADDR) + 0x930) #define PP_TX_MGR_DBG_TXPORT_BCKPRSH_OFF (0) #define PP_TX_MGR_DBG_TXPORT_BCKPRSH_LEN (32) #define PP_TX_MGR_DBG_TXPORT_BCKPRSH_MSK (0xFFFFFFFF) #define PP_TX_MGR_DBG_TXPORT_BCKPRSH_RST (0x0) /** * REG_IDX_ACCESS : PP_TX_MGR_DBG_TXPORT_BCKPRSH_REG_IDX * NUM OF REGISTERS : 4 */ #define PP_TX_MGR_DBG_TXPORT_BCKPRSH_REG_IDX(idx) \ (PP_TX_MGR_DBG_TXPORT_BCKPRSH_REG + ((idx) << 3)) /** * SW_REG_NAME : PP_TX_MGR_DBG_TXPORT_BCKPRSL_REG * HW_REG_NAME : dbg_txport_bckprsl_reg * DESCRIPTION : Tx Port Number of cycles in Back Pressure Low * * Register Fields : * [31: 0][RO] - MISSING_DESCRIPTION * */ #define PP_TX_MGR_DBG_TXPORT_BCKPRSL_REG ((TX_MGR_BASE_ADDR) + 0x934) #define PP_TX_MGR_DBG_TXPORT_BCKPRSL_OFF (0) #define PP_TX_MGR_DBG_TXPORT_BCKPRSL_LEN (32) #define PP_TX_MGR_DBG_TXPORT_BCKPRSL_MSK (0xFFFFFFFF) #define PP_TX_MGR_DBG_TXPORT_BCKPRSL_RST (0x0) /** * REG_IDX_ACCESS : PP_TX_MGR_DBG_TXPORT_BCKPRSL_REG_IDX * NUM OF REGISTERS : 4 */ #define PP_TX_MGR_DBG_TXPORT_BCKPRSL_REG_IDX(idx) \ (PP_TX_MGR_DBG_TXPORT_BCKPRSL_REG + ((idx) << 3)) #endif