/* * vim: tabstop=8 : noexpandtab */ #ifndef _724x_H #define _724x_H /* * PCI block */ #define ATH_PCI_WINDOW 0x8000000 /* 128MB */ #define ATH_PCI_WINDOW0_OFFSET ATH_DDR_CTL_BASE+0x7c #define ATH_PCI_WINDOW1_OFFSET ATH_DDR_CTL_BASE+0x80 #define ATH_PCI_WINDOW2_OFFSET ATH_DDR_CTL_BASE+0x84 #define ATH_PCI_WINDOW3_OFFSET ATH_DDR_CTL_BASE+0x88 #define ATH_PCI_WINDOW4_OFFSET ATH_DDR_CTL_BASE+0x8c #define ATH_PCI_WINDOW5_OFFSET ATH_DDR_CTL_BASE+0x90 #define ATH_PCI_WINDOW6_OFFSET ATH_DDR_CTL_BASE+0x94 #define ATH_PCI_WINDOW7_OFFSET ATH_DDR_CTL_BASE+0x98 #define ATH_PCI_WINDOW0_VAL 0x10000000 #define ATH_PCI_WINDOW1_VAL 0x11000000 #define ATH_PCI_WINDOW2_VAL 0x12000000 #define ATH_PCI_WINDOW3_VAL 0x13000000 #define ATH_PCI_WINDOW4_VAL 0x14000000 #define ATH_PCI_WINDOW5_VAL 0x15000000 #define ATH_PCI_WINDOW6_VAL 0x16000000 #define ATH_PCI_WINDOW7_VAL 0x07000000 #define ath_write_pci_window(_no) \ ath_reg_wr(ATH_PCI_WINDOW##_no##_OFFSET, ATH_PCI_WINDOW##_no##_VAL); /* * CRP. To access the host controller config and status registers */ #define ATH_PCI_CRP 0x180c0000 #define ATH_PCI_DEV_CFGBASE 0x14000000 #define ATH_PCI_CRP_AD_CBE ATH_PCI_CRP #define ATH_PCI_CRP_WRDATA ATH_PCI_CRP+0x4 #define ATH_PCI_CRP_RDDATA ATH_PCI_CRP+0x8 #define ATH_PCI_ERROR ATH_PCI_CRP+0x1c #define ATH_PCI_ERROR_ADDRESS ATH_PCI_CRP+0x20 #define ATH_PCI_AHB_ERROR ATH_PCI_CRP+0x24 #define ATH_PCI_AHB_ERROR_ADDRESS ATH_PCI_CRP+0x28 #define ATH_CRP_CMD_WRITE 0x00010000 #define ATH_CRP_CMD_READ 0x00000000 /* * PCI CFG. To generate config cycles */ #define ATH_PCI_CFG_AD ATH_PCI_CRP+0xc #define ATH_PCI_CFG_CBE ATH_PCI_CRP+0x10 #define ATH_PCI_CFG_WRDATA ATH_PCI_CRP+0x14 #define ATH_PCI_CFG_RDDATA ATH_PCI_CRP+0x18 #define ATH_CFG_CMD_READ 0x0000000a #define ATH_CFG_CMD_WRITE 0x0000000b #define ATH_PCI_IDSEL_ADLINE_START 17 /* Interrupts connected to CPU->PCI */ #ifdef CONFIG_PERICOM # define ATH_PRI_BUS_NO 0u # define ATH_PORT0_BUS_NO 1u # define ATH_PORT1_BUS_NO 2u # define ATH_PCI_IRQ_DEV0 (ATH_PCI_IRQ_BASE + 0) # define ATH_PCI_IRQ_DEV1 (ATH_PCI_IRQ_BASE + 1) # define ATH_PCI_IRQ_COUNT 2 #else # define ATH_PCI_IRQ_DEV0 ATH_PCI_IRQ_BASE+0 # define ATH_PCI_IRQ_COUNT 1 #endif /* CONFIG_PERICOM */ /* * PCI interrupt mask and status */ #define PIMR_DEV0 0x01 #define PIMR_DEV1 0x02 #define PIMR_DEV2 0x04 #define PIMR_CORE 0x10 #define PISR_DEV0 PIMR_DEV0 #define PISR_DEV1 PIMR_DEV1 #define PISR_DEV2 PIMR_DEV2 #define PISR_CORE PIMR_CORE #define ATH_GPIO_OE_EN(x) (x) #define ATH_GPIO_IN_ENABLE4_SLIC_PCM_FS_IN(x) ((0xff & x)<< 8) #define ATH_GPIO_IN_ENABLE4_SLIC_DATA_IN(x) (0xff & x) #define ATH_GPIO_OUT_FUNCTION3_ENABLE_GPIO_15(x) ((0xff & x)<<24) #define ATH_GPIO_OUT_FUNCTION3_ENABLE_GPIO_14(x) ((0xff & x)<<16) #define ATH_GPIO_OUT_FUNCTION3_ENABLE_GPIO_13(x) ((0xff & x)<< 8) #define ATH_GPIO_OUT_FUNCTION3_ENABLE_GPIO_12(x) (0xff & x) #define ATH_GPIO_OUT_FUNCTION2_ENABLE_GPIO_11(x) ((0xff & x)<<24) #define ATH_GPIO_OUT_FUNCTION2_ENABLE_GPIO_10(x) ((0xff & x)<<16) #define ATH_GPIO_OUT_FUNCTION2_ENABLE_GPIO_9(x) ((0xff & x)<< 8) #define ATH_GPIO_OUT_FUNCTION2_ENABLE_GPIO_8(x) (0xff & x) #define ATH_GPIO_OUT_FUNCTION1_ENABLE_GPIO_7(x) ((0xff & x)<<24) #define ATH_GPIO_OUT_FUNCTION1_ENABLE_GPIO_6(x) ((0xff & x)<<16) #define ATH_GPIO_OUT_FUNCTION1_ENABLE_GPIO_5(x) ((0xff & x)<< 8) #define ATH_GPIO_OUT_FUNCTION1_ENABLE_GPIO_4(x) (0xff & x) #define ATH_GPIO_OUT_FUNCTION0_ENABLE_GPIO_3(x) ((0xff & x)<<24) #define ATH_GPIO_OUT_FUNCTION0_ENABLE_GPIO_2(x) ((0xff & x)<<16) #define ATH_GPIO_IN_ENABLE1_I2SEXT_MCLK(x) ((0xff & x)<<24) #define ATH_GPIO_IN_ENABLE0_UART_SIN(x) ((0xff & x)<< 8) #define ATH_GPIO_IN_ENABLE0_SPI_DATA_IN(x) (0xff & x) /* * Reset block */ #define RST_MISC_INTERRUPT_STATUS_S26_MAC_INT_MSB 12 #define RST_MISC_INTERRUPT_STATUS_S26_MAC_INT_LSB 12 #define RST_MISC_INTERRUPT_STATUS_S26_MAC_INT_MASK 0x00001000 #define RST_MISC_INTERRUPT_STATUS_S26_MAC_INT_GET(x) (((x) & RST_MISC_INTERRUPT_STATUS_S26_MAC_INT_MASK) >> RST_MISC_INTERRUPT_STATUS_S26_MAC_INT_LSB) #define RST_MISC_INTERRUPT_STATUS_S26_MAC_INT_SET(x) (((x) << RST_MISC_INTERRUPT_STATUS_S26_MAC_INT_LSB) & RST_MISC_INTERRUPT_STATUS_S26_MAC_INT_MASK) #define RST_MISC_INTERRUPT_STATUS_S26_MAC_INT_RESET 0x0 // 0 #define RST_MISC_INTERRUPT_STATUS_MBOX_INT_MSB 7 #define RST_MISC_INTERRUPT_STATUS_MBOX_INT_LSB 7 #define RST_MISC_INTERRUPT_STATUS_MBOX_INT_MASK 0x00000080 #define RST_MISC_INTERRUPT_STATUS_MBOX_INT_GET(x) (((x) & RST_MISC_INTERRUPT_STATUS_MBOX_INT_MASK) >> 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0x0 // 0 #define RST_MISC_INTERRUPT_MASK_GPIO_MASK_MSB 2 #define RST_MISC_INTERRUPT_MASK_GPIO_MASK_LSB 2 #define RST_MISC_INTERRUPT_MASK_GPIO_MASK_MASK 0x00000004 #define RST_MISC_INTERRUPT_MASK_GPIO_MASK_GET(x) (((x) & RST_MISC_INTERRUPT_MASK_GPIO_MASK_MASK) >> RST_MISC_INTERRUPT_MASK_GPIO_MASK_LSB) #define RST_MISC_INTERRUPT_MASK_GPIO_MASK_SET(x) (((x) << RST_MISC_INTERRUPT_MASK_GPIO_MASK_LSB) & RST_MISC_INTERRUPT_MASK_GPIO_MASK_MASK) #define RST_MISC_INTERRUPT_MASK_GPIO_MASK_RESET 0x0 // 0 #define RST_MISC_INTERRUPT_MASK_ERROR_MASK_MSB 1 #define RST_MISC_INTERRUPT_MASK_ERROR_MASK_LSB 1 #define RST_MISC_INTERRUPT_MASK_ERROR_MASK_MASK 0x00000002 #define RST_MISC_INTERRUPT_MASK_ERROR_MASK_GET(x) (((x) & RST_MISC_INTERRUPT_MASK_ERROR_MASK_MASK) >> RST_MISC_INTERRUPT_MASK_ERROR_MASK_LSB) #define RST_MISC_INTERRUPT_MASK_ERROR_MASK_SET(x) (((x) << RST_MISC_INTERRUPT_MASK_ERROR_MASK_LSB) & RST_MISC_INTERRUPT_MASK_ERROR_MASK_MASK) #define RST_MISC_INTERRUPT_MASK_ERROR_MASK_RESET 0x0 // 0 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To access the host controller config and status registers */ #define ATH_PCI_CRP 0x180c0000 #define ATH_PCI_DEV_CFGBASE 0x14000000 #define ATH_PCI_CRP_AD_CBE ATH_PCI_CRP #define ATH_PCI_CRP_WRDATA ATH_PCI_CRP+0x4 #define ATH_PCI_CRP_RDDATA ATH_PCI_CRP+0x8 #define ATH_PCI_ERROR ATH_PCI_CRP+0x1c #define ATH_PCI_ERROR_ADDRESS ATH_PCI_CRP+0x20 #define ATH_PCI_AHB_ERROR ATH_PCI_CRP+0x24 #define ATH_PCI_AHB_ERROR_ADDRESS ATH_PCI_CRP+0x28 #define ATH_CRP_CMD_WRITE 0x00010000 #define ATH_CRP_CMD_READ 0x00000000 /* * PCI CFG. To generate config cycles */ #define ATH_PCI_CFG_AD ATH_PCI_CRP+0xc #define ATH_PCI_CFG_CBE ATH_PCI_CRP+0x10 #define ATH_PCI_CFG_WRDATA ATH_PCI_CRP+0x14 #define ATH_PCI_CFG_RDDATA ATH_PCI_CRP+0x18 #define ATH_CFG_CMD_READ 0x0000000a #define ATH_CFG_CMD_WRITE 0x0000000b #define ATH_PCI_IDSEL_ADLINE_START 17 #define ATH_DECL_PCI_IM_ARR(x) \ uint32_t x[] = { PCIE_INT_MASK_ADDRESS } #define ATH_DECL_PCI_IS_ARR(x) \ uint32_t x[] = { PCIE_INT_STATUS_ADDRESS } #define ATH_DECL_PCI_RST_ARR(x) \ uint32_t x[] = { PCIE_RESET_ADDRESS } #define ATH_DECL_PCI_CFG_BASE_ARR(x) \ uint32_t x[] = { ATH_PCI_DEV_CFGBASE } #define ATH_DECL_PCI_CRP_ARR(x) \ uint32_t x[] = { PCIE_RC_REG_ADDRESS } # define ATH_DECL_PCI_IO_RES \ ATH_PCI_RES_IO(0, 0x0000, 0x0000) # define ATH_DECL_PCI_MEM_RES \ ATH_PCI_RES_MEM(0) # define ATH_DECL_PCI_CTRLR \ ATH_PCI_CTRL_DESCRIPTOR(0) # undef ATH_PCI_RC2_IRQ #endif